TSMC, 패널 레벨 패키징(PLP) 고객사 확보

💻 TSMC, 패널 레벨 패키징(PLP) 고객사 확보 📌 TSMC, PLP 공급망 구축 본격화 TSMC는 원재료·부품·장비 업체와 협력해 PLP 공급망 구축 추진 💥글로벌 AI 칩 고객사를 이미 확보한 것으로 전해짐 빠르면 2027년 시험 생산, 2027~2028년 양산 가능성 제기 📌 PLP란 무엇인가 기존 원형 웨이퍼(WLP) 대신 사각 패널 위에서 패키징하는 기술 원형 웨이퍼 가장자리 손실을 줄여 생산 효율을 높일 수 있음 첨단 패키징의 '원형에서 사각형으로의 전환' 핵심 기술로 부상 📌 생산성과 비용 경쟁력 강화 600×600mm 패널 기준 생산량은 12인치 웨이퍼 대비 약 5~6배 수준 동일 면적에서 더 많은 칩 생산이 가능해 원가 절감 효과 기대 대면적 AI 칩 생산에도 유리한 구조 📌 AI 수요 확대가 전략 변화 촉발 TSMC는 과거 PLP 도입에 상대적으로 소극적이었음 AI 반도체 수요 급증 이후 생산성 확보 필요성이 커짐 2024년부터 PLP 개발에 착수해 양산 체계 구축을 추진 중 📌 삼성과 첨단 패키징 경쟁 본격화 삼성은 이미 AP·PMIC 등에 PLP 기술을 적용 중 향후 HPC·AI 반도체까지 적용 범위를 확대할 계획 TSMC의 본격 진입으로 양사의 경쟁이 심화될 전망 📌 다만 양산 시점은 불확실 TSMC는 과거 PLP 기술이 2027년 연구 완료, 2028년 상용화 가능성을 언급 초기 양산은 후공정(OSAT) 파트너 중심으로 진행될 가능성 2027년 즉시 대규모 양산 여부는 추가 확인이 필요 💻반도체 소부장💻[그로쓰리서치] https://t.me/growth_semi