TSMC의 차세대 패키징 기술,패널 레벨 패키징(PLP)이란 무엇인가

✅ TSMC의 차세대 패키징 기술,패널 레벨 패키징(PLP)이란 무엇인가 📌 패널 레벨 패키징(Pannel-Level Packaging, PLP) 원형 웨이퍼(12인치 등) 대신 사각형 패널(유리 또는 유기기판)을 활용해 반도체를 패키징하는 기술 AI 반도체의 대형화에 대응하기 위한 차세대 패키징 방식 📌 왜 PLP가 필요한가? 1 AI 칩의 대형화 - GPU 및 AI 가속기의 레티클(reticle) 크기가 확대되면서, 12인치 웨이퍼당 생산 가능한 칩 수가 급감 - PLP는 더 넓은 면적을 활용해 생산 효율과 집적도 개선 가능 2 첨단 패키징 병목 해소 - 기존 CoWoS와 같은 웨이퍼 기반 패키징은 면적과 처리량 측면에서 한계에 직면 - PLP는 대면적 패키징을 통해 AI 반도체 수요 증가에 대응 가능 3 비용 절감 가능성 - 사각형 패널은 원형 웨이퍼 대비 공간 활용도가 높음 - 동일 면적에서 더 많은 칩 생산 가능하여 단위당 비용 절감 기대 📌 상용화를 위해 해결해야 할 과제 • 워페이지(Warpage) 대형 패널에서 발생하는 뒤틀림 문제가 수율 영향 • 공정 및 장비 표준화 패널 크기와 공정의 표준이 아직 확립되지 않음 • 생태계 구축 소재, 장비, 기판 등 밸류체인 전반의 협력 필요 • 초기 투자 비용 대면적 패널을 처리하기 위한 설비 투자 부담 ✅독립리서치 그로쓰리서치 https://t.me/growthresearch