TSMC “CoPoS 시험 생산라인 구축 중... 수율은 약 1년 후 성숙” (대만경제일보)

>>TSMC “CoPoS 시험 생산라인 구축 중... 수율은 약 1년 후 성숙” (대만경제일보) •TSMC의 웨이저자 회장은 현재 첨단 패키징의 주력은 CoWoS이지만, 초대형 AI 칩의 패키징 비용 절감을 위해 CoPoS도 함께 개발 중이라고 밝혔음 •현재 CoPoS 시험 생산라인을 구축하고 있으며, 기술과 수율은 약 1년 후 성숙할 것으로 예상됨. 이후 고객과 함께 양산 적용을 추진할 계획 •AI 가속기에 탑재되는 GPU, ASIC, HBM이 늘어나면서 패키지 크기와 비용이 빠르게 증가하고 있어, TSMC는 더 높은 면적 효율과 낮은 비용을 구현할 차세대 패키징 기술을 개발하고 있음 •CoPoS는 현재 기술 개발 단계에서 시험 생산 단계로 넘어가는 과정에 있으며, 향후 과제는 수율 향상과 고객 검증임. 다만 패널 휨, 소재 안정성, 장비 성숙도 등은 여전히 해결해야 할 과제로 남아 있음 •시장에서는 CoPoS가 2026년 장비·소재 검증, 2027년 소량 시험 생산을 거쳐 2028년 하반기~2029년 양산에 들어갈 것으로 전망하고 있음 >https://money.udn.com/money/story/5612/9632459?from=ednappsharing