화웨이, 5nm 칩 ‘대변신’... 새로운 설계 방식으로 성능 혁신

>>화웨이, 5nm 칩 ‘대변신’... 새로운 설계 방식으로 성능 혁신 •화웨이가 ‘타오 법칙(韬定律)’ V2 논문을 발표하며, 기존의 미세공정 대신 ’시간 스케일링(Time Scaling)’이라는 새로운 칩 성능 향상 방식을 제안 •화웨이는 6년간 양산한 381종의 칩 데이터를 기반으로 이 접근법을 제시했으며, 2026년형 기린(Kirin) 플래그십 칩에서 처음으로 ‘로직 폴딩(Logic Folding)’ 기술을 검증했다고 밝혔음. •회사에 따르면 이 기술은 동일한 5nm 공정을 유지하면서도 트랜지스터 집적도를 기존 공정 기준 약 3세대 미세화한 것과 맞먹는 수준으로 높였고, 전력 소모는 이전 세대의 59% 수준으로 축소 >华为“爆改”5nm芯片 https://wallstreetcn.com/articles/3776422#from=ios