반도체 분야 연구기관인 벨기에 마이크로일렉트로닉스 연구센터(imec)가 2026년 반도체 공정 기술 로드맵을 발표. 이 로드맵에 따르면 2038년에는 0.3nm…

• 반도체 분야 연구기관인 벨기에 마이크로일렉트로닉스 연구센터(imec)가 2026년 반도체 공정 기술 로드맵을 발표. 이 로드맵에 따르면 2038년에는 0.3nm급 공정 기술 구현이 가능할 것으로 보이며, imec은 차세대 공정 기술의 핵심으로 '상보형 전계효과 트랜지스터(CFET)' 구조를 지목 • 그 과정에서 2030년(A10 공정) 이후 기존의 가로 미세화(CPP 축소)는 한계에 도달하며, 2033년(0.7나노급)부터는 CFET 구조가 핵심이 될 전망. CFET는 기존에 나란히 배치하던 n형/p형 트랜지스터를 수직 적층 방식으로, 3차원 공간 활용을 통해 트랜지스터 밀도를 비약적으로 높이는 차세대 주력 기술 • TSMC는 이미 CFET 기술을 연구 중이며, 약 1,000개의 트랜지스터로 구성된 CFET 링 오실레이터를 시연하는 등 업계 선두를 달리고 있음. 2나노급은 N2P는 올해 하반기 양산 예정이며, N2X와 N2U 공정은 각각 2027년과 2028년 양산 계획. A16은 올해 하반기 생산 준비 완료, 차세대 A14(2028년), A13(2029년), A12(2029년) 등 기술 미세화 및 효율 최적화도 지속적으로 추진 > https://money.udn.com/money/story/5612/9601422?from=ednappsharing